Cirrus-logic EP7311 Uživatelský manuál Strana 18

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 42
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 17
18 Copyright Cirrus Logic, Inc. 2011
(All Rights Reserved) DS506F2
EP7311
High-Performance, Low-Power System on Chip
SDRAM Burst Read Cycle
Note: 1. Timings are shown with CAS latency = 2
2. The SDCLK signal may be phase shifted relative to the rest of the SDRAM control and data signals due to uneven loading.
Designers should take care to ensure that delays between SDRAM control and data signals are approximately equal.
ADRAS ADCAS
SDCLK
SDCS
SDRAS
SDCAS
SDQM
[0:3]
ADDR
DATA
SDMWE
D1 D4D3D2
t
ADv
t
ADv
t
CSd
t
CSa
t
CSa
t
CAa
t
RAd
t
CSd
t
CAd
t
RAa
t
DAh
t
DAs
t
DAh
t
DAs
t
DAh
t
DAs
t
DAh
t
DAs
t
RAnv
Figure 4. SDRAM Burst Read Cycle Timing Measurement
Zobrazit stránku 17
1 2 ... 13 14 15 16 17 18 19 20 21 22 23 ... 41 42

Komentáře k této Příručce

Žádné komentáře